GPU가 아무리 빠르고 HBM의 대역폭이 아무리 넓어도, 두 부품 사이에서 데이터가 원활하게 이동하지 못하면 AI 가속기의 성능은 제한됩니다. 그래서 AI 반도체 경쟁은 이제 좋은 칩을 만드는 기술을 넘어 여러 칩을 아주 가깝게 연결해 하나의 시스템처럼 작동시키는 첨단 패키징 경쟁으로 확장되고 있습니다.

이 글은 AI 반도체 기술① GPU, ② HBM에 이어지는 세 번째 콘텐츠입니다. “HBM을 GPU 옆에 놓는 것만으로 하나의 AI 반도체가 완성될까?”라는 질문에서 출발합니다.

GPU HBM 인터포저 첨단 패키징 구조
GPU와 HBM을 하나의 패키지 안에서 연결하는 첨단 패키징의 기본 구조. 불마켓 제작

칩을 만들었는데 왜 다시 ‘포장’이 중요해졌을까?

반도체 패키징은 흔히 완성된 칩을 보호하는 마지막 포장 공정으로 생각하기 쉽습니다. 과거에는 외부 충격과 습기로부터 칩을 보호하고 회로기판과 전기적으로 연결하는 후공정의 의미가 강했습니다.

하지만 AI 반도체에서 패키지는 단순한 보호막이 아닙니다. GPU, HBM, I/O 칩렛처럼 서로 다른 기능을 가진 여러 반도체를 짧고 넓은 통로로 연결해 하나의 거대한 연산장치처럼 움직이게 만드는 시스템 설계의 일부입니다.

예전 패키징이 완성된 기계를 상자에 담는 일이었다면, 첨단 패키징은 여러 핵심 부품을 한 공장 안에 배치하고 초고속 도로와 전력망까지 함께 설계하는 일에 가깝습니다.

왜 GPU와 HBM은 멀리 떨어져 있으면 안 될까?

HBM의 핵심은 많은 데이터를 동시에 옮기는 넓은 대역폭입니다. 이 통로를 제대로 활용하려면 GPU와 HBM 사이의 물리적 거리가 짧고 수많은 신호선이 촘촘하게 연결돼야 합니다.

일반 회로기판을 통해 멀리 연결하면 신호 이동거리가 길어지고 전력 소모와 지연이 커질 수 있습니다. 반대로 같은 패키지 안에 매우 가깝게 배치하면 짧은 거리에서 훨씬 많은 데이터를 주고받을 수 있습니다. HBM이 초광폭 고속도로라면 첨단 패키징은 그 고속도로를 GPU 출입구 바로 앞까지 끌어오는 도시 설계입니다.

2.5D 패키징은 무엇인가

2.5D 패키징은 여러 칩을 같은 패키지 안에서 매우 촘촘하게 나란히 연결하는 방식입니다. 대표적인 구조에서는 GPU 같은 로직 칩과 여러 HBM 스택을 인터포저라는 중간 연결층 위에 배치합니다.

인터포저에는 일반 기판보다 훨씬 미세한 배선을 만들 수 있어 GPU와 HBM 사이에 많은 데이터 통로를 확보할 수 있습니다. 칩을 위아래로 완전히 겹치는 3D 적층과 달리, 2.5D는 핵심 칩을 주로 옆으로 배치하면서 고밀도 연결층을 이용합니다.

일반 기판과 2.5D 인터포저 비교
2.5D 패키징은 인터포저를 이용해 GPU와 HBM 사이의 연결을 짧고 촘촘하게 만든다. 불마켓 제작

인터포저는 칩 사이의 초미세 고속도로

인터포저는 GPU와 HBM 사이에 놓이는 중간 연결판입니다. 단순 받침대가 아니라 수많은 미세 배선을 통해 서로 다른 칩의 고속 통신을 돕습니다. 실리콘 인터포저는 반도체 제조와 유사한 방식으로 촘촘한 배선을 만들 수 있어 넓은 데이터 인터페이스에 유리합니다.

다만 면적이 커질수록 제조 난도와 비용, 수율 관리가 어려워집니다. 그래서 실리콘뿐 아니라 RDL(재배선층) 인터포저, 국소 실리콘 브리지 등 목적과 비용에 맞춘 여러 방식이 발전하고 있습니다.

CoWoS는 왜 AI 반도체 뉴스에 계속 등장할까?

TSMC의 CoWoS는 Chip on Wafer on Substrate의 약자로, 고성능 컴퓨팅 칩과 HBM을 하나의 대형 패키지에 통합하는 대표적인 2.5D 패키징 플랫폼입니다.

TSMC 공식 자료에 따르면 CoWoS-S는 실리콘 인터포저, CoWoS-R은 RDL 인터포저를 활용합니다. CoWoS-L은 RDL 구조에 국소 실리콘 인터커넥트를 결합해 더 큰 HPC 패키지를 지원하는 방향입니다. CoWoS는 2012년부터 생산에 들어갔습니다.

CoWoS를 단순한 포장 기술로 보면 안 됩니다. AI GPU의 연산 칩, HBM, 기판, 미세 배선, 열과 전력 문제를 한 패키지 안에서 해결하는 시스템 통합 기술에 가깝습니다.

AI 반도체가 커질수록 패키징이 더 어려워지는 이유

AI 모델이 커지면서 연산량과 메모리 용량도 증가했습니다. GPU 하나를 계속 키우는 방법에는 노광 장비의 레티클 한계, 웨이퍼 수율과 비용이라는 제약이 있습니다. 그래서 기능을 여러 다이 또는 칩렛으로 나누고 패키지에서 다시 고속 연결하는 설계가 확대되고 있습니다.

칩 수가 늘면 신호선도 많아집니다. 패키지가 커질수록 휨, 열팽창 차이, 전력 공급, 냉각, 미세 접합, 테스트와 수율 관리가 어려워집니다. 첨단 패키징이 AI 반도체의 새로운 병목으로 불리는 배경입니다.

칩렛과 첨단 패키징은 왜 함께 움직일까?

칩렛은 거대한 하나의 칩을 연산, I/O, 캐시처럼 기능별 작은 다이로 나누는 개념입니다. 서로 다른 공정으로 만든 칩렛을 패키지에서 다시 연결하면 설계 유연성과 수율을 높일 여지가 생깁니다.

AMD Instinct MI300A는 이 흐름을 보여주는 사례입니다. AMD 공식 자료에 따르면 Zen 4 CPU 칩렛과 CDNA 3 GPU 컴퓨트 다이, 128GB HBM3를 하나의 패키지에서 공유 메모리 구조로 통합합니다. 핵심은 특정 제품의 성능 우열보다 반도체 설계 단위가 한 개의 칩에서 여러 칩이 연결된 패키지로 이동한다는 점입니다.

칩렛 첨단 패키징 구조
칩렛 시대에는 여러 기능의 다이를 패키지 안에서 하나의 시스템처럼 연결한다. 불마켓 제작

TSMC만의 이야기는 아니다

Intel Foundry도 EMIB와 Foveros로 여러 칩을 옆으로 연결하거나 수직 적층합니다. EMIB는 패키지 기판 안의 작은 실리콘 브리지로 칩 사이를 고밀도 연결하고, Foveros Direct 3D는 구리 대 구리 하이브리드 본딩으로 칩렛을 수직 연결합니다.

업계의 공통 방향은 분명합니다. 더 많은 트랜지스터와 메모리를 단일 다이에 넣는 것만으로는 한계가 있어, 서로 다른 칩을 더 짧고 빠르게 연결하는 기술이 중요해지고 있습니다.

첨단 패키징의 경쟁력은 무엇으로 판단할까?

  • 얼마나 많은 칩과 HBM을 안정적으로 통합할 수 있는가
  • 칩 사이의 데이터 대역폭과 지연시간은 충분한가
  • 대형 패키지에서도 수율과 신뢰성을 유지하는가
  • GPU와 HBM의 열을 효과적으로 처리하는가
  • 전력 공급과 신호 무결성을 동시에 확보하는가
  • AI 가속기 수요에 맞춰 생산능력을 확대할 수 있는가

결국 첨단 패키징은 미세 배선 하나가 아니라 설계, 소재, 장비, 기판, 본딩, 테스트, 열관리와 생산능력이 맞물리는 종합 기술입니다.

글로벌 플레이어는 어떤 역할을 할까?

NVIDIA와 AMD는 필요한 GPU 구조와 메모리 구성을 설계하고 파운드리·메모리·패키징 생태계와 제품을 완성합니다. TSMC는 CoWoS와 SoIC, Intel Foundry는 EMIB와 Foveros를 제공합니다. Amkor와 ASE 같은 후공정 전문기업도 고성능 패키징과 테스트에서 역할을 맡습니다.

SK하이닉스, 삼성전자, Micron 같은 HBM 제조사도 패키징과 분리해 볼 수 없습니다. HBM 스택의 높이, 전력과 열 특성, 인터페이스가 바뀌면 GPU와 함께 묶이는 패키지 구조도 조정돼야 하기 때문입니다.

국내 공급망은 무엇을 봐야 할까?

‘첨단 패키징 관련주’라는 이름보다 실제 기술 단계와 공급 관계를 확인해야 합니다. HBM 적층용 본딩 장비, 고다층 패키지 기판, 검사·테스트 장비, 언더필과 접합 소재가 모두 연결될 수 있지만 개발 발표, 고객 인증, 양산 공급과 매출 발생은 서로 다른 단계입니다.

공식 공시와 사업보고서, 고객사 발표를 통해 기술 개발 중인지, 샘플 공급인지, 양산 계약인지, 관련 매출이 실제 발생하는지를 구분하는 습관이 필요합니다.

자주 나오는 용어 정리

  • 2.5D 패키징: 칩들을 같은 초고속 도시 안에 모으는 방식
  • 인터포저: 칩 사이의 초미세 고속도로
  • CoWoS: GPU와 HBM을 묶는 TSMC의 대표 기술군
  • RDL: 필요한 위치로 신호선을 다시 끌어오는 재배선층
  • 칩렛: 거대한 공장을 여러 전문동으로 나누는 설계
  • 3D 적층: 칩을 옆으로 넓히지 않고 수직으로 쌓는 방식

초보 투자자가 뉴스에서 확인할 것

새 AI GPU의 HBM 용량과 대역폭, 사용되는 패키징 방식, 패키지 확대에 따른 수율·기판·열관리 문제, 생산능력이 출하 병목인지 여부, 장비·소재 기업의 기술이 실제 고객 양산 단계인지 확인해야 합니다.

AI 반도체 기술 병목 이동 지도
AI 반도체의 병목은 연산에서 메모리, 다시 패키징과 연결 기술로 이동한다. 불마켓 제작

첨단 패키징, 이것만 기억하자

첨단 패키징은 칩을 보호하는 포장을 넘어 여러 반도체를 하나의 시스템처럼 연결합니다. GPU와 HBM을 가깝게 묶으려면 2.5D와 인터포저 같은 고밀도 구조가 필요하며, 칩렛이 확대될수록 패키징은 반도체 설계 자체의 일부가 됩니다.

GPU가 AI의 두뇌이고 HBM이 데이터를 공급하는 초고속 물류망이라면, 첨단 패키징은 그 두뇌와 물류망을 하나의 시스템으로 묶는 초정밀 도시 인프라입니다.

다음 편: 칩렛

하나의 거대한 반도체를 계속 키우는 대신 왜 여러 개의 작은 칩으로 나누기 시작했을까요? 다음 편에서는 칩렛의 장점과 수율·비용 문제, UCIe 같은 다이 간 연결 기술을 살펴봅니다.

관련 시리즈

패키징은 칩을 담는 껍데기가 아니라 시스템 배선이다

GPU와 HBM을 가까이 배치하면 짧고 넓은 연결로 많은 데이터를 낮은 에너지에 전달할 수 있습니다. 2.5D 패키징은 실리콘 인터포저나 브리지 위에 여러 다이를 나란히 연결하고, 3D 패키징은 다이를 수직 적층해 연결거리를 더 줄입니다. 두 방식은 밀도와 전력효율이 높지만 제조·열·검사의 난도도 커집니다.

개별 다이 수율이 높아도 여러 다이를 하나로 조립한 뒤 한 부품이 불량이면 패키지 전체 가치가 손실될 수 있습니다. 그래서 known-good-die 검사, 조립 수율, 범프와 기판 공급, 뒤틀림 관리가 중요합니다. 또한 열원이 겹치는 3D 구조에서는 최고온도뿐 아니라 다이 사이 열저항과 냉각 경로를 함께 설계해야 합니다.

공급망을 읽는 기준

  • 인터포저·브리지·기판 중 어떤 구조를 쓰는가
  • 전공정 생산량과 실제 패키징 완제품 출하량의 차이
  • 조립 전후 테스트와 불량 다이 교체 가능성
  • 열팽창 차이와 패키지 뒤틀림 관리
  • 설비 증설 발표와 고객 인증 완료 시점

추가 원자료: UCIe Consortium Specifications — Package and Chiplet Context

참고자료

※ 본 글에서 언급한 기업은 첨단 패키징 기술과 관련 산업 생태계를 이해하기 위한 사례입니다. 특정 기업 또는 종목에 대한 매수·매도 추천이나 투자 권유를 목적으로 하지 않습니다.