GPU·CPU·메모리·입출력 칩을 따로 만들고 하나의 패키지에 모으면서, 칩과 칩 사이의 통신이 AI 반도체의 새로운 병목이 됐다. Intel의 EMIB는 필요한 연결 지점에만 작은 실리콘 다리를 넣어 이 문제를 해결하려는 2.5D 패키징 기술이다.
이번 글은 Intel의 EMIB 공식 기술자료와 TSMC의 3DFabric·CoWoS 자료를 나란히 보며, 브리지 방식이 유리한 조건과 그렇지 않은 조건을 구분한다. 수율·전력·설계 복잡성·고객채택을 중심으로 실제 경쟁력을 판단한다.
이번 글은 이렇게 읽습니다
먼저 칩렛 사이 연결이 왜 어려워졌는지 살펴본다. 이어 EMIB의 기판 내부 구조와 큰 실리콘 인터포저의 차이를 비교한다. EMIB, EMIB-T와 Foveros의 관계를 구분하고, 마지막에는 투자자가 확인해야 할 양산·수율·외부고객 지표를 정리한다.
첨단 패키징 경쟁은 브리지가 더 작으냐가 아니라, 필요한 곳에 높은 배선밀도를 제공하면서 전체 패키지를 얼마나 안정적으로 생산하느냐의 문제다.
1단계 | 왜 지금 Embedded Bridge인가?
AI 모델의 규모가 커질수록 연산칩과 메모리 사이를 오가는 데이터도 늘어난다. GPU 하나의 면적을 무작정 키우면 웨이퍼 결함으로 인한 손실이 커지고, 기능에 따라 최적 제조공정을 선택하기도 어렵다. 복수의 다이를 조합하는 Chiplet이 매력적인 이유다.
그러나 다이를 나누면 배선과 통신지연, 전력소모를 다시 해결해야 한다. 일반적인 유기 패키지기판의 배선은 칩 내부 배선만큼 촘촘하지 않다. 큰 실리콘 인터포저는 높은 연결밀도를 제공하지만 실리콘 면적과 제조·조립 조건을 함께 고려해야 한다.
EMIB는 두 선택지 사이에서 필요한 구역만 작은 실리콘 연결판으로 보강한다. Intel 공식자료는 브리지 부위에만 촘촘한 Micro-bump pitch를 사용하고, 나머지 Die-core 영역에는 상대적으로 넓은 Pitch를 유지할 수 있다고 설명한다.
일상 비유로 먼저 이해하면
대형 쇼핑몰 여러 동을 연결한다고 생각해보자. 모든 건물 아래에 거대한 지하 연결층을 만드는 방식은 큰 인터포저에 가깝다. 건물이 맞닿는 중요한 구간에만 초고속 지하통로를 놓는 방식은 EMIB와 비슷하다. 다만 연결이 사방으로 복잡하게 얽히면 넓은 연결층이 더 적절할 수도 있다.
2단계 | Intel EMIB는 어떻게 작동할까?
EMIB의 풀네임은 Embedded Multi-die Interconnect Bridge다. 패키지기판 내부의 Cavity에 작은 실리콘 브리지 다이를 삽입하고, 그 위의 두 칩 가장자리를 미세배선으로 연결한다. 브리지는 기판 안에 접착제로 고정되고 그 위에 절연층과 금속 Build-up layer가 추가된다.
브리지는 연산을 수행하는 GPU나 메모리가 아니다. 인접한 계산 다이 또는 연산 다이와 HBM 사이에 짧고 촘촘한 데이터 경로를 제공하는 수동 구조에 가깝다. 실제 속도와 전력은 Die interface와 패키지 전체설계에 따라 달라진다.
Intel의 2025년 기술자료는 EMIB가 2017년부터 대량생산에 사용됐고, Server·Network·HPC 제품에 적용됐다고 밝힌다. Intel과 외부 Silicon을 사용한 설계가 표준 FCBGA와 비슷한 수준의 조립수율을 달성한다는 설명도 포함한다. 이는 회사 발표값이므로 고객제품과 반복양산에서 계속 확인할 필요가 있다.
3단계 | Intel과 TSMC의 접근은 어떻게 다른가?
| 구분 | Intel EMIB | TSMC CoWoS 계열 |
|---|---|---|
| 대표 원리 | 기판에 소형 실리콘 브리지 삽입 | 실리콘·RDL 인터포저와 국소 연결을 선택 |
| 고밀도 연결 위치 | 필요한 칩 간 구간에 국소 배치 | 제품구조에 따라 넓거나 국소적인 영역 제공 |
| 설계 선택 | 브리지와 Foveros를 조합 | CoWoS-S·R·L과 SoIC를 조합 |
| 주의사항 | 브리지 수·배치·기판공정 복잡성 | 인터포저·RDL 구성별 비용과 제약 |
Intel | EMIB를 다른 적층기술과 조합한다
Intel Foundry는 수평 2.5D 연결의 EMIB와 수직 적층의 Foveros를 하나의 포트폴리오로 제시한다. EMIB-M은 브리지에 MIM capacitor를 넣어 전력전달을 보강하고, EMIB-T는 TSV를 추가해 수직 전력경로와 다른 패키징 구조의 설계전환을 지원한다.
기본 EMIB가 모두 TSV를 사용하는 것은 아니다. EMIB-M, EMIB-T와 Foveros Direct 3D는 구조와 역할이 다르며, 결합하면 여러 3D Stack을 수평으로 잇는 EMIB 3.5D 구성이 가능하다.
TSMC | CoWoS 안에서도 연결구조가 나뉜다
TSMC는 고성능 Logic die와 HBM을 결합하기 위해 CoWoS 플랫폼을 제공한다. CoWoS-S는 Silicon interposer, CoWoS-R은 RDL 기반 Interposer, CoWoS-L은 RDL Interposer와 LSI(Local Silicon Interconnect)를 조합한다.
CoWoS-L의 국소 실리콘 연결은 브리지 방식과 문제의식이 닮아 있다. 따라서 “Intel은 Bridge, TSMC는 무조건 거대한 Interposer”라는 구도는 부정확하다. 고객의 다이 배치, HBM 규모, 신호 요구조건, 수율과 공급능력을 함께 봐야 한다.
공통점과 차이점
- 두 접근 모두 Chiplet을 하나의 큰 시스템처럼 동작시키기 위해 고밀도 Die-to-die 연결을 제공한다.
- GPU·가속기와 HBM을 통합할 때 배선·전력·열·제조수율을 함께 고려한다.
- 작은 Bridge와 넓은 Interposer·RDL 구성은 설계 자유도와 비용구조를 다르게 만든다.
- 기술명보다 고객검증, 공급망과 대량생산 경험이 실제 사업경쟁력에 더 큰 영향을 줄 수 있다.
EMIB가 무조건 더 저렴하고 효율적일까?
큰 실리콘 인터포저가 필요 없다는 이유만으로 최종제품 가격이 자동으로 낮아지지는 않는다. 국소 브리지는 실리콘 면적을 절감할 수 있지만 브리지 수가 많아지면 조립과 기판설계가 복잡해진다. 반대로 넓은 인터포저는 복잡한 다이 연결망을 구성하기 쉬울 수 있다.
“짧은 선은 항상 더 빠른 AI 모델을 만든다”는 주장도 성립하지 않는다. 시스템 병목이 냉각·전력공급·외부 네트워크에 있다면 패키지 내부 연결만 개선해도 성능이 크게 달라지지 않을 수 있다.
4단계 | 제조에서 가장 어려운 문제
① 브리지 위치와 Micro-bump 정렬
기판 안의 브리지와 칩 위 접점이 정확히 맞아야 한다. 패키지가 커지고 칩과 브리지가 늘어날수록 작은 조립오차를 관리하기 어렵다.
② 대형기판의 휨과 열팽창
Silicon, Organic substrate와 Metal은 온도에 따라 서로 다르게 변형된다. 패키지가 커지면 접합부의 기계적 응력이 장기 신뢰성에 영향을 준다.
③ HBM과 고전력칩의 발열
연결이 좋아져도 GPU와 메모리의 열은 사라지지 않는다. 냉각판, Heat spreader, 전력공급과 Package layout을 함께 설계해야 한다.
④ 테스트와 전체 패키지 수율
검증된 Die를 준비했더라도 마지막 조립에서 접합 불량이 생기면 고가 부품이 포함된 전체 패키지의 경제성이 나빠진다. 브리지 하나의 성능보다 복합패키지 전체의 반복 가능한 수율이 중요하다.
5단계 | 불마켓 운영자의 판단
이번 주제는 Hybrid Bonding과 연결되지만 질문은 다르다. Hybrid Bonding은 맞닿은 다이를 얼마나 촘촘히 직접 접합하는지를 묻고, EMIB는 여러 다이를 패키지 바닥에서 어떤 구조로 효율적으로 연결할지를 묻는다. 두 기술은 대체재가 아니라 서로 다른 방향의 연결을 맡는 보완재가 될 수 있다.
판단 ① | ‘브리지 크기’보다 적재적소의 배선설계
내 판단으로 EMIB의 본질은 실리콘을 작게 잘라 쓰는 데 있지 않다. 비싼 고밀도 배선자원을 꼭 필요한 연결구간에 배치하는 설계 선택지를 제공한다는 점이 중요하다. 다만 연결망이 복잡해질 때 이 장점이 그대로 유지되는지는 제품별로 확인해야 한다.
판단 ② | Intel의 양산이력과 Foundry 수주는 구분한다
2017년 이후의 양산이력은 기술이 실제로 작동한다는 근거다. 그러나 외부고객을 확보해 수익성 있는 물량을 반복생산한다는 주장까지 자동으로 입증하지는 않는다. 외부고객 제품, 반복수주, 조립 공급능력과 사업채산성을 따로 확인해야 한다.
판단 ③ | TSMC와의 승부는 기술명 하나로 끝나지 않는다
TSMC는 CoWoS와 SoIC, Intel은 EMIB와 Foveros를 결합한다. 실제 경쟁은 Bridge 대 Interposer의 단순 대결이 아니라 고객이 요구하는 Die 수, HBM 용량, 전력, 납기, 수율과 생태계를 합친 시스템 경쟁이다.
6단계 | 독자가 실제로 확인할 체크리스트
| 확인 항목 | 좋은 신호 | 주의할 신호 |
|---|---|---|
| 실제 고객채택 | 실명제품·고객의 반복적용 | 개념도와 시연 중심 |
| 전체 패키지 수율 | 규모확대 후에도 안정적 양산 | 브리지 조립수율 미공개 |
| 대역폭·전력 | 동일조건에서 검증한 개선 | 조건이 다른 수치의 단순비교 |
| HBM 통합 | 메모리 세대전환 대응 | 설계발표와 실제출하 혼동 |
| 기판·조립 공급망 | 생산능력과 Lead time 개선 | 단일공정 병목 |
| 플랫폼 확장 | EMIB와 적층의 결합 검증 | 기술명만 늘어남 |
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SUMMARY | 이번 글에서 얻어야 할 결론
- EMIB는 기판 내부의 작은 실리콘 브리지로 인접한 다이 사이에 고밀도 연결을 제공한다.
- 전체 실리콘 인터포저를 항상 사용할 필요는 없지만 모든 구조에서 더 싸거나 빠른 것은 아니다.
- Intel은 2017년 이후의 양산이력을 제시하며 EMIB-M·EMIB-T·Foveros로 선택지를 확장하고 있다.
- TSMC CoWoS-L에도 국소 실리콘 연결이라는 유사한 설계철학이 포함된다.
- 진짜 평가기준은 기술명이 아니라 복합패키지 수율, 전력·대역폭, 공급능력과 외부고객의 반복채택이다.
불마켓의 시선
AI 반도체의 미래는 더 작은 트랜지스터만으로 결정되지 않는다. 어느 공정에서 어떤 칩을 만들고, 어느 위치에 놓고, 어떤 길로 데이터를 주고받게 할지가 중요해지고 있다. EMIB의 작은 다리는 이 문제에 대한 하나의 실용적인 해답이다.
투자자가 지켜볼 것은 브리지가 들어갔다는 발표가 아니다. 이 설계가 실제 외부고객 제품에서 높은 성능과 수율을 반복해서 만들어내는지, 공급능력과 채산성까지 확보하는지가 핵심이다.
참고자료
- Intel Foundry — EMIB Technology Brief
- Intel Foundry — Advanced Packaging Innovations
- Intel — U.S. Advanced Packaging for AI Semiconductors
- Intel — Building the Foundry Ecosystem for the AI Era
- TSMC 3DFabric — CoWoS and SoIC
최종 검토일 · 2026.10.19
이 글은 Intel과 TSMC의 공개자료를 비교해 Embedded Bridge의 기술원리와 양산 확인기준을 설명하는 정보성 콘텐츠입니다. 특정 기업이나 종목의 매수·매도를 권유하지 않습니다.