Hybrid Bonding — AI 반도체는 왜 범프를 줄이고 칩끼리 직접 붙이려 할까?

AI 반도체가 커질수록 ‘칩 하나를 크게 만드는 것’보다 여러 칩을 얼마나 짧고 촘촘하게 연결하느냐가 성능을 좌우하기 시작했다. Hybrid Bonding은 기존 Micro-bump의 높이와 간격을 줄이고 Cu-to-Cu 직접 접합으로 연결밀도를 높이려는 기술이다.

이번 글은 TSMC SoIC와 Intel Foveros Direct 3D 공식자료를 비교한다. 양산기술, 로드맵, 연구단계의 피치 숫자를 구분하고, 표면 평탄도·정렬오차·오염·열·수율이라는 현실적인 한계까지 함께 살펴본다.

이번 글은 이렇게 읽습니다

먼저 Micro-bump와 Hybrid Bonding의 구조를 비교한다. 이어 TSMC와 Intel이 같은 Cu-to-Cu 기술을 어떤 생태계와 제품구조에 연결하는지 살펴본다. 마지막에는 작은 피치 숫자보다 실제 양산수율과 고객채택이 왜 더 중요한지 불마켓의 판단을 제시한다.

Hybrid Bonding의 핵심은 칩을 붙이는 데 있지 않다. 다이와 다이 사이의 연결을 칩 내부 배선에 가까운 밀도로 만들어 데이터 이동비용을 낮추는 데 있다.

1단계 | 왜 지금 Hybrid Bonding인가?

최근 AI 반도체는 CPU, GPU, Cache, I/O와 HBM을 서로 다른 공정에서 만든 뒤 하나의 패키지 안에서 연결한다. 이 방식은 큰 단일칩보다 수율과 공정선택에 유리하지만, 다이 사이의 통신비용이 커지는 문제가 있다.

기존 첨단 패키징은 작은 솔더 범프를 이용해 다이를 연결한다. 하지만 범프에는 높이와 면적이 필요하고 간격을 지나치게 줄이면 솔더 브리징과 접합 불량이 늘 수 있다. 연결점 수가 부족하면 칩 내부 버스처럼 넓은 대역폭을 만들기 어렵다.

Hybrid Bonding은 절연막과 구리 패드를 동시에 직접 결합한다. 다이 사이 거리가 줄면 저항과 기생용량을 낮출 수 있고, 같은 면적에 더 많은 I/O를 배치할 수 있다. 이 때문에 AI/HPC의 Logic-on-Logic, Cache-on-Logic과 고밀도 Chiplet 연결에서 중요해지고 있다.

일상 비유로 먼저 이해하면

Micro-bump는 두 건물을 작은 다리 수백 개로 연결하는 방식과 비슷하다. 다리마다 폭과 높이가 필요하므로 수를 무한정 늘릴 수 없다. Hybrid Bonding은 두 건물의 바닥과 천장을 거의 맞붙이고 수천·수만 개의 짧은 통로를 직접 연결하는 방식에 가깝다. 통로가 짧고 많아질수록 더 많은 데이터를 적은 전력으로 보낼 수 있다.

2단계 | TSMC와 Intel은 무엇을 강조할까?

TSMC SoIC | SoC처럼 보이는 3D Chiplet

TSMC는 SoIC를 Wafer-level 3D IC 적층 플랫폼으로 설명한다. 서로 다른 크기·기능·공정노드의 Known-good die를 촘촘히 쌓아 외부에서는 하나의 SoC처럼 보이게 만드는 접근이다.

TSMC 공식자료에 따르면 Bond Pitch는 sub-10μm rule에서 시작한다. 짧은 Die-to-die 연결은 높은 대역폭, 낮은 전력, 더 나은 Power Integrity와 Signal Integrity를 목표로 한다. SoIC로 적층한 다이는 다시 CoWoS나 InFO와 결합할 수 있다. 회사는 3nm chip stacking이 2025년 Volume Production에 들어갔다고 밝혔다.

Intel Foveros Direct 3D | Active base die 위의 직접 적층

Intel은 Foveros Direct 3D를 Cu-to-Cu Hybrid Bonding 기반의 고밀도·저저항 Die-to-die 연결로 설명한다. 위쪽 Chiplet뿐 아니라 아래 Base tile도 연산·Cache·I/O 기능을 수행하는 Active silicon이 될 수 있다는 점이 특징이다.

Intel Foundry의 상용 설명은 Foveros Direct 3D가 초고대역폭과 낮은 전력의 연결을 제공한다고 밝힌다. 세대별 로드맵과 연구자료에는 더 미세한 Pitch가 등장하지만, 연구 데모와 고객 양산은 반드시 구분해야 한다.

공통점과 차이점

두 회사가 공통적으로 해결하려는 문제

• Micro-bump Pitch 축소에서 나타나는 물리적·공정적 한계를 줄인다.
• Die-to-die 연결거리를 줄여 저항과 기생용량을 낮춘다.
• 같은 면적에 더 많은 I/O를 넣어 Bandwidth Density를 높인다.
• Logic-on-Logic, Cache-on-Logic과 이종집적을 더 촘촘하게 만든다.
• 2.5D Interposer·Bridge와 3D Stacking을 결합한 복합 패키지로 확장한다.

차이는 생태계다. TSMC는 SoIC를 CoWoS·InFO와 결합해 파운드리부터 3D·2.5D 패키징까지 통합한다. Intel은 Foveros와 EMIB를 결합하고 Active base die를 활용하는 구조를 강조한다. 우열보다 고객의 제품구조와 공급망에 어떤 조합이 맞는지가 중요하다.

Cu-to-Cu가 중요한 이유

기존 범프는 전기적 접점이면서 기계적 구조물 역할도 한다. Hybrid Bonding의 구리 연결은 훨씬 짧고 작다. 신호경로가 짧아지면 연결부는 칩 내부 Metal Interconnect에 조금 더 가까운 특성을 가질 수 있다.

다만 칩 내부 배선과 완전히 같은 것은 아니다. Die-to-die Interface, TSV, 전력전달, 테스트와 열문제는 그대로 남는다. 작은 Pitch가 전체 시스템 성능의 동일한 비율 향상을 보장하지도 않는다.

왜 AI/HPC에서 특히 중요할까?

AI/HPC는 GPU와 Cache, Compute tile과 I/O tile, 여러 Chiplet 사이에서 막대한 데이터를 이동한다. 다이 사이 연결이 느리고 전력을 많이 쓰면 칩을 나눠 만드는 장점이 줄어든다. Hybrid Bonding은 통신거리를 줄여 Chiplet을 하나의 큰 칩처럼 동작시키려는 기술이다.

HBM에는 이미 적용됐을까?

현재 HBM은 TSV와 Micro-bump 기반 적층이 널리 사용된다. 차세대 HBM과 더 미세한 Memory Stacking에서 Hybrid Bonding 가능성이 연구되고 있지만, 모든 상용 HBM이 이미 전환됐다고 말하면 틀리다. 당장 더 분명한 적용처는 Logic-on-Logic, Logic-on-Cache, Image Sensor처럼 초미세 연결이 필요한 3D 적층이다.

가장 어려운 문제 ① | 표면 평탄도

두 표면은 거의 완벽하게 평평해야 한다. 작은 돌기나 오목함도 일부 Copper pad의 미접촉을 만들 수 있다. CMP로 표면 높이를 나노미터 수준에서 관리해야 하고 Pitch가 줄수록 허용오차도 작아진다.

가장 어려운 문제 ② | 정렬오차와 Known-good die

두 다이의 구리 패드가 정확히 겹쳐야 한다. Chip-to-wafer 방식은 검증된 Die를 골라 붙일 수 있지만 개별 Die의 배치와 정렬이 복잡하다. Wafer-to-wafer는 처리량에 유리할 수 있으나 Die 크기와 수율 조건이 맞아야 한다. 비싼 AI Die를 붙인 뒤 접합 불량이 발견되면 전체 패키지 손실이 커진다.

가장 어려운 문제 ③ | 먼지와 오염

Hybrid Bonding은 표면이 거의 직접 맞닿기 때문에 작은 Particle도 Bonding void를 만들 수 있다. 세정과 Surface Activation, Clean room 관리가 Front-end 수준으로 정밀해져야 한다.

가장 어려운 문제 ④ | 열과 테스트

3D 적층은 전기적 거리를 줄이지만 열이 빠져나가는 길을 어렵게 할 수 있다. Logic-on-Logic 구조는 Thermal Density가 특히 높다. Bonding, Power Delivery, Cooling을 함께 설계하고 조립 전 Die sort부터 최종 System-level test까지 검증체계를 갖춰야 한다.

4단계 | 불마켓 운영자의 판단

불마켓이 Hybrid Bonding을 선택한 이유는 최근 살펴본 BSPDN과 Glass Substrate의 연장선에 있기 때문이다. BSPDN은 칩 내부 전력의 길을 바꾸고, Glass Substrate는 패키지 바닥의 재료를 바꾼다. Hybrid Bonding은 Die와 Die 사이 연결방식을 바꾼다.

내 판단으로 Hybrid Bonding의 진짜 가치는 3μm나 1μm라는 작은 숫자 자체가 아니다. Chiplet 사이 연결을 칩 내부 배선에 가까운 수준으로 만들어 Monolithic chip에서만 가능했던 넓은 대역폭을 3D 이종집적에서도 구현할 가능성에 있다.

판단 ① | ‘범프 제거’보다 데이터 이동효율이 핵심

Bump가 사라지는 것은 수단이다. 목적은 연결거리를 줄이고 I/O 밀도를 높여 Die 사이 통신비용을 낮추는 것이다. AI/HPC에서 Compute보다 Data Movement가 큰 전력을 쓰는 상황에서는 Hybrid Bonding을 기계적 패키징보다 Data Movement Efficiency 기술로 보는 편이 정확하다.

판단 ② | TSMC의 강점은 SoIC와 CoWoS의 결합

SoIC로 3D 적층한 Chiplet을 다시 CoWoS나 InFO에 넣어 HBM과 다른 Die를 함께 연결할 수 있다. 고객은 한 파운드리에서 Silicon, 3D Bonding과 2.5D Packaging을 이어서 제공받는다. TSMC의 경쟁력은 Pitch뿐 아니라 이 통합 생태계에 있다.

판단 ③ | Intel은 기술 로드맵보다 외부 고객채택이 관건

Intel은 Foveros와 EMIB를 실제 제품에 적용해왔고 매우 공격적인 미세화 연구를 공개한다. 하지만 Foundry 사업에서는 외부 고객의 Tape-out과 반복양산이 기술 데모보다 중요한 상업화 지표다.

5단계 | 독자가 실제로 확인할 체크리스트

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• Synopsys 기업분석 — 3DIC 설계·Thermal·Sign-off

SUMMARY | 이번 글에서 얻어야 할 결론

• Hybrid Bonding은 절연막과 구리를 직접 결합해 Micro-bump보다 미세한 Die-to-die 연결을 구현한다.
• TSMC SoIC는 sub-10μm rule부터 고밀도 3D Chiplet 통합을 제공하며 3nm 적층은 2025년 양산에 들어갔다.
• Intel Foveros Direct 3D는 Active base die와 Cu-to-Cu 인터페이스를 강조한다.
• Pitch가 줄면 Bandwidth Density를 높이고 연결저항과 전력소모를 낮출 가능성이 있다.
• 제조난제는 Surface Flatness, Alignment, Particle, Thermal, Test와 Package Yield다.
• 현재 HBM 전체가 Hybrid Bonding으로 전환된 것은 아니며 차세대 적층 후보로 보는 것이 정확하다.
• 가장 작은 Pitch보다 실제 양산수율과 고객채택을 우선해서 봐야 한다.

불마켓의 시선 | AI 반도체의 다음 경쟁은 ‘연산’보다 ‘연결’이 될 수 있다

AI 반도체는 계속 더 많은 연산유닛을 넣는다. 그러나 연산유닛이 늘수록 HBM에서 GPU로, Cache에서 Compute tile로, Chiplet에서 Chiplet으로 데이터를 옮기는 비용이 커진다.

Hybrid Bonding은 Chiplet 시대의 약점을 보완한다. 칩을 나눠 만들면 생산수율과 공정선택에서 장점이 생기지만 Die 사이 통신비용이 커진다. 이 비용을 줄여 ‘나누어 만들지만 하나의 칩처럼 동작하는 시스템’에 가까이 가게 한다.

최종 승부는 3μm나 1μm라는 숫자가 아니다. 고가의 AI Die를 얼마나 높은 수율로 붙이고, 열을 안정적으로 빼고, 고객이 반복양산할 수 있느냐가 중요하다.

참고자료

1. TSMC 3DFabric — TSMC-SoIC Technology
2. TSMC Research — Off-chip Interconnect
3. Intel Foundry — Advanced Packaging Innovations
4. Intel Foundry — Advanced Process Technologies for Data Center
5. Intel Foundry Research — Packaging & Test
6. Intel Foundry Research — Heterogeneous Integration

최종 검토일 · 2026.10.16

이 글은 TSMC와 Intel의 공개자료를 비교해 Hybrid Bonding의 기술원리와 양산 확인기준을 설명하는 정보성 콘텐츠입니다. 특정 기업이나 종목의 매수·매도를 권유하지 않습니다.